Mentor breidt emulatieplatform uit

Het simuleren van een IC-ontwerp op een pc wordt lineair trager met het aantal gates. Bij emulatie in hardware op een FPGA is dat niet het geval – zolang het ontwerp in de chip past natuurlijk. Met die wetenschap in het achterhoofd en het gegeven dat IC-ontwerpen alsmaar blijven groeien, heeft Mentor Graphics flink geïnvesteerd in de volgende versie van Veloce, zijn hardwaregebaseerde emulatieplatform. De belangrijkste wapenfeiten: een verdubbeling van de capaciteit naar twee miljard gates en een verdubbeling van de emulatiesnelheid naar rond de 2 MHz, bij eenzelfde footprint en verbruik.

Veloce2 is gebaseerd op een eigen FPGA-achtige architectuur van Mentor, de Crystal2 – ironisch genoeg is de emulatiegroep de enige afdeling bij de EDA-specialist die zelf chips ontwerpt. Over het herconfigureerbare IC is niet veel bekend, maar Mentor zegt het eigen ontwerp nodig te hebben om aan de eisen voor emulatie tegemoet te komen. Zo duurt het compileren van het IC-ontwerp naar een Crystal2-cluster slechts enkele minuten door extra interconnectlagen, tegenover enkele uren voor een commerciële FPGA. Ook hoeft een gebruiker niet te kiezen welke signalen in het ontwerp hij wanneer wil monitoren; Veloce2 brengt ze allemaal tegelijk in kaart.