Python leert VHDL spreken

De nieuwste versie 0.6 van MyHDL, een Python-pakket voor hardwareontwerp, ondersteunt ook VHDL. Eerder kon MyHDL al Python-ontwerpen in Verilog vertalen. Via het open-source pakket is de hoogniveau Python-scriptingtaal te gebruiken voor hardwarebeschrijving- en verificatie.

Jan Decaluwe, de uit Vlaanderen afkomstige auteur van het open-source pakket, schrijft in de release notes dat de vertaler bepaalde aspecten van VHDL sterk vereenvoudigt. Het door elkaar gebruiken van unsigned en signed types kan bijvoorbeeld lastig zijn. MyHDL biedt in plaats daarvan een hoogniveauklasse, die de vertaler automatisch omzet naar het juiste VHDL-type.

Volgens Decaluwe was er geen echte noodzaak voor VHDL-ondersteuning, maar hij besloot dit toch te implementeren omdat de taal met name in de FPGA-markt nog een grote rol speelt. Bovendien wordt het nu mogelijk om dezelfde Python-code te gebruiken voor het genereren van zowel Verilog als VHDL.