FPGA-ontwerp heeft meer dan een facelift nodig

Het succes van FPGA‘s in het ontwerpen van elektronica komt hoofdzakelijk doordat er snel een hardwareprototype beschikbaar is om te testen. Het ontwerp is continu aan te passen en opnieuw te testen totdat het aan alle systeemeisen voldoet. Deze methode werkt voor kleinere FPGA‘s, maar is onbruikbaar bij de nieuwe generatie veldprogrammeerbare logica. Bij deze validatiemethode is het namelijk moeilijk te voorspellen hoeveel tijd het proces vergt, met als gevolg dat het ontwerp niet realiseerbaar is binnen de gestelde tijdstermijn.

Traditionele druk-op-de-knopsynthese en place-and-routetools schieten al snel te kort voor complexe FPGA‘s. Het ontwerpproces voor de nieuwe generatie FPGA‘s verandert en krijgt steeds meer overeenkomsten met dat van ASIC‘s. In een vroeg stadium worden al architectuurkeuzes gemaakt over functionaliteit, doorloopsnelheid van signalen en het te verbruiken vermogen. Deze keuzes zijn vastgelegd voordat de resistor transfer logic (RTL)-implementatie van start gaat. In deze architectuurfase worden eventuele specificatiewijzigingen en tekortkomingen geanalyseerd en verwerkt. Een FPGA wordt pas fysiek getest nadat uitgebreide validatie heeft bevestigd dat het aan alle architectuureisen voldoet. Door de groeiende complexiteit van de nieuwe generatie FPGA‘s is het fysiek testen van de chips steeds moeilijker. Het aantal cellen blijft explosief stijgen. Er wordt gebruikgemaakt van ingebouwde processoren, geheugenblokken, DSP en speciale pinnen voor hogesnelheidssignalen. Deze zogenoemde platform-FPGA‘s zijn verkrijgbaar in verschillende configuraties, elk specifiek voor één van de vier hoofdtoepassingen: DSP, ingebouwde processor, connectiviteit en performante, compacte applicaties.