Imec stapelt IC’s en verbindt ze met TSV’s

Imec is erin geslaagd dies op elkaar te stapelen en onderling te verbinden met through-silicon vias (TSV‘s) gevuld met koper. In het nieuwe 0,13 µm CMos-stapelproces plaatsen de Leuvenaren kale, speciaal dunner gemaakte chips op dies die nog niet uit de wafer zijn gezaagd, het zogenaamde die-to-wafer stacking. De stapeltjes worden via Cu-Cu-thermocompressie met elkaar verbonden, waarbij het koper in beide constituerende delen zonder hulpmateriaal aan elkaar wordt ’gelast‘. De koperen nagels die de beide lagen met elkaar laten communiceren hebben een diameter van 5 µm. Het resultaat is een 3D-SIC, oftewel een 3D gestapeld IC.

Uit de testresultaten blijkt dat het stapelen en de TSV‘s de circuits niet beschadigen en de performance van het CMos niet nadelig beïnvloeden. De verticale interconnect functioneert ook uitstekend. ’We hebben gedemonstreerd dat we in staat zijn werkende 3D-SIC‘s te ontwerpen en te fabriceren. Onze partners kunnen nu referentiedesigns aanleveren, zodat ze kunnen beginnen ervaring op te doen met 3D-ontwerp‘, aldus Eric Beyne, onderzoeksleider van Imecs 3D-technologieafdeling.

De Vlaamse 3D-chip is principieel anders dan de chipstapel die Besang onlangs presenteerde. De Koreanen legden logic en geheugen direct op elkaar en creëerden een – in de terminologie van Imec – 3D-IC. Daarin zitten geen TSV‘s maar zijn de chiplagen onderling met conventionele vias verbonden.