Intels isolerende laagjes

Intel heeft er een handje van om zijn technologische vooruitgang wat aan te dikken. De elektronicagigant kan het zich veroorloven. Het is dan ook altijd opletten geblazen als de Californiërs weer iets de wereld in slingeren. Onlangs demonstreerde Intel zijn eerste 45-nanometerprocessoren die hoge-k-materialen en metalen gates combineerden. Het haalde prompt de Amerikaanse headlines en lang niet alleen in de vakpers. Deze keer bleek dat terecht.

Hoge-k-materialen

De gate, of stuurelektrode, is het schakelende onderdeel van een transistor. Hij reguleert de stroom die van de source naar de drain loopt. Door een spanning op de gate te zetten, bouwt een elektrisch veld zich op tussen gate-elektrode en het siliciumsubstraat van de siliciumwafer. Eigenlijk vormt het geheel een condensator. In tegenstelling tot het exemplaar bekend van de natuurkundeles zit er in een transistor een isolerend laagje tussen de twee platen. Dat voorkomt dat er echt een stroompje gaat lopen: doorslag is fataal voor de minuscule schakelaartjes.
De IC-industrie maakt de transistorgates al meer dan veertig jaar van dezelfde materialen. Eind jaren negentig werd echter duidelijk de rek er binnen een paar jaar wel uit zou zijn. Met name het siliciumdioxide-diëlektricum dat het isolerende laagje vormt, moest op de schop. Halfgeleiderfabrikanten hebben er een hekel aan, maar ze moesten een nieuw materiaal in hun wafersteppers introduceren. De jacht op hoge-k-materialen was geopend.
Wat is die ‘k’ dan precies? De diëlektrische constante k beschrijft hoe goed een elektrisch veld in het materiaal kan penetreren. Hoe groter de k, hoe beter de penetratie. Omdat het isolerende laagje het elektrisch veld voldoende moet doorlaten om de stroom tussen source en drain te sturen, is de materiaalconstante ervan buitengewoon belangrijk. Maar tegelijkertijd moet het laagje ook het lopen van een echt stroompje voorkomen. Daar zit het venijn.
Het elektrisch veld was lange tijd prima af te regelen met de dikte van de laag siliciumdioxide. Te weinig veld? Gewoon het laagje een beetje dunner. Maar die droom kan niet eeuwig duren, zo zag ook de chipindustrie wel in. In termen van de condensator: het siliciumdioxide staat niet meer toe dat zich voldoende lading opbouwt.
Chips met details kleiner dan 100 nanometer mogen geen isolerend diëlektricum hebben dunner dan 1,5 à; 2,0 nanometer. Dat is slechts een paar atoomlagen. In dunnere lagen zijn de lekstromen naar het silicium te groot, wat leidt tot energieverlies en onnodige warmteontwikkeling. Bovendien is de kans op doorslag groter.
Chipmakers willen dus een isolerende laag die niet lekt, die doorslag voorkomt én die het elektrisch veld goed doorlaat. Een dikke laag van een materiaal met een hoge k – hoger dan siliciumdioxide – voldoet aan die voorwaarden. Onderzoekers hebben dan ook driftig het periodiek systeem afgespeurd naar geschikte kandidaten. Als het materiaal de juiste eigenschappen heeft, moet het ook nog eens goed kunnen opschieten met silicium en de andere stoffen waaruit een chip is gemaakt. Hafnium- en zirkoniumverbindingen duiken de laatste jaren op als veelbelovende opvolgers van werkpaard siliciumdioxide.

Metalen gates

De introductie van een ander materiaal als gate-isolatielaag is niet het einde van het verhaal. De rest van de gate bestaat uit gedoteerd polykristallijn silicium en dat is niet compatibel met de nieuwe hoge-k-materialen. Bovendien valt er nog meer winst te behalen.
Chiptechnologen drukken de isolerende waarde van het materiaal graag uit in de dikte die het huidige siliciumdioxide zou hebben. Equivalent Oxide Thickness of EOT, noemen ze dat. Een lagere EOT is beter.
In de huidige stuurelektrodes van polykristallijn silicium treedt het verschijnsel depletie op. Dit betekent dat de ladingsdragers niet tot de oxide/polysilicium-grenslaag van de gate komen. Gevolg is dat de isolerende laag in elektronisch opzicht dikker lijkt dan hij is. Metalen gates heffen het depletie-effect volledig op. Daarom zakt de EOT bij het gebruik van metalen gate-elektrodes.

This article is exclusively available to premium members of Bits&Chips. Already a premium member? Please log in. Not yet a premium member? Become one for just €20 for the first year and enjoy all the benefits.

Login

Become a premium member for just €20

Intels isolerende laagjes

Login

Summit in Delft addresses Europe’s shortage of systems thinkers

Micron rules out 4F² DRAM in favor of continued scaling and 3D transition

Nvidia moves optical engines onto interposer

Melexis selects Neways for pressure sensor packaging

Amsterdam quantum venture wins Photondelta contest with chip-based atomic clock

Photon Bridge raises €10M to scale lasers for AI interconnects

Intel pitches 300mm silicon photonics with integrated InP lasers

New Origin photonics fab clears power and water hurdles

Quantinuum reports error correction advance toward 2029 quantum computer

Chinese startup presents 15-watt EUV source prototype

Terafab reportedly to receive first ASML EUV scanner in mid-2027

Cloud giants’ capital spending to exceed $1.5T in 2027

Fab construction on the rise to meet AI demand

ASML considers further capacity expansion beyond existing growth plans

Eindhoven-based chip designer Sciosense acquired by China’s Fortior

Dutch high-tech sector calls for lasting successor to Growth Fund

Spectacell raises 6 million euros for chip-based cell imaging

Globalfoundries targets physical AI with new FD-SOI platform

Besi and Applied deepen packaging collaboration

Xiver secures €28M for production expansion