Het inzetten van een nieuwe generatie FPGA‘s leidt niet altijd tot betere prestaties. Voor het uitbuiten van de vernieuwde processorarchitectuur moet de ontwerper zijn VHDL-code op maat schaven. Frank de Bont legt dit uit aan de hand van de Virtex-5-architectuur en licht een aantal veel voorkomende valkuilen toe.
Met het toepassen van een nieuwe generatie FPGA‘s verwachten we een compacter, sneller en goedkoper ontwerp met een lager verbruik. Hoe groot is echter de teleurstelling wanneer dit niet het geval blijkt te zijn. Al snel wijzen we met ons vingertje richting de FPGA-leverancier. De software deugt niet, zit vol met bugs, of het gaat om een prerelease. Ook de hardwarespecificaties moeten het ontgelden. Datasheets bevatten verkeerde, onjuiste of zelfs geen informatie. Allemaal excuses die wij als FPGA-ontwerpers graag gebruiken om ons straatje schoon te vegen, want wij maken geen fouten en schrijven de perfecte VHDL-code. Deze typische techneutenopmerking doet waarschijnlijk een glimlach op uw gezicht verschijnen. De vraag blijft echter: hebben wij FPGA-ontwerpers gelijk?
Voor problemen bij de fysische implementatie zijn verschillende redenen aan te wijzen. Een veelgehoorde verklaring is het ontbreken van een eenduidige specificatie. Om het project niet al te veel te vertragen, maken we alvast een begin en zien we wel hoever we komen. Dit kan een legitieme reden hebben. Interessanter zijn de technische problemen die ervoor zorgen dat een FPGA-project niet lekker loopt. Vier ervan springen in het oog.
This article is exclusively available to premium members of Bits&Chips. Already a premium member? Please log in. Not yet a premium member? Become one for just €20 for the first year and enjoy all the benefits.