Fysieke synthese voor FPGA’s is anders dan voor ASIC’s

De meeste EDA-bedrijven passen hun tools voor fysieke ASIC-synthese aan voor ontwerpwerk op complexe veldprogrammeerbare chips, zegt Gael Paul van Synplicity. Deze benadering werkt volgens hem niet. FPGA‘s hebben hun eigen receptuur en aanpak nodig. Paul legt uit waarom. Wie tegenwoordig geavanceerde ASIC‘s wil produceren, moet vooraf flink wat geld op tafel leggen. Voor 130 nm-processen betaal je snel een half miljoen euro aan maskerkosten, voor 90 nm kost een maskerset al snel 1 miljoen euro. De totale aanloopkosten voor ASIC‘s lopen gemakkelijk op tot 10 miljoen euro – en pieken in exceptionele gevallen zelfs naar 50 miljoen euro.

Niet voor niets grijpen systeemontwikkelaars steeds vaker naar alternatieven. De meest populaire zijn FPGA‘s en structuur-ASIC‘s. De Deutsche Bank voorspelt dat dit jaar 13 procent van alle nieuwe geavanceerde systeemontwerpen structuur-ASIC‘s toepassen, terwijl 26 procent gebruikmaakt van FPGA-platformen [1]. Bij elkaar bevat dus twee van de vijf ontwerpen voor 180 nm-technologie een alternatief voor celgebaseerde ASIC-ontwerpen.

Structuur-ASIC‘s zou je een nieuwe variant op gate-arrays kunnen noemen. Gate-arrays waren populair in de eerste dagen van ASIC: eerst werden alle transistors op de chip ingedeeld om ze daarna met elkaar te verbinden via specifieke routeringlagen. Een structuur-ASIC levert een stelsel van bibliotheekprimitieven en macro‘s die klanten kunnen verbinden om gewenste functies te verwezenlijken. Dat vraagt op zijn hoogst twee metaallagen die uniek zijn voor het product. De halfgeleiderfabriek ontwikkelt, test en kwalificeert de rest van het platform. Een volledig maskerset voor een 90 nm ASIC bevat tot 42 maskers, dus bezuinigt een klant met een structuur-ASIC op de productie van 40 maskers. Voor de twee metaallagen betaalt hij minder dan 100 duizend euro per stuk. Structuur-ASIC‘s vereenvoudigen ook het ontwikkelingsproces, omdat kwesties rondom resolutieverbeterende technieken worden geëlimineerd. Ook de signaalintegriteit en timing vereenvoudigen, omdat de chipfabrikant bewijst dat de logische blokken voldoen aan de specificaties.