IO Checker naar versie 2.0

HDL Works heeft zijn IO Checker-tool in versie 2.0 uitgebreid met TCL-commandoregel en een FPGA-device-weergave. Bovendien kan het gereedschap nu ook worden gebruikt om een constraint-file te genereren vanuit de PCB-data, eventueel in combinatie met een VHDL- of Verilog-unit. De FPGA-constraint-file kan ook worden geüpdatet wanneer er fouten tussen de PCB- en FPGA-data zijn gevonden. Verder zijn er diverse FPGA-families toegevoegd, zoals Actels Smartfusion, Altera‘s Cyclone IV E en Xilinx‘ Spartan-6L en Virtex-6L.

IO Checker is een gereedschap bedoeld om te controleren of de pinaansluitingen in het FPGA- en het PCB-ontwerp met elkaar overeenkomen. De ontwerper kan regels via reguliere expressies instellen. Daarnaast zijn er controles op voedingsspanningen, ongebruikte pinnen en differential pair-fouten.

IO Checker 2.0 is onmiddellijk beschikbaar en kan worden gedownload van de HDL Works-website. Evaluatielicenties kunnen automatisch worden verkregen na installatie van de software.