Mathworks voegt Xilinx-FPGA-hardwareverificatie toe aan HDL-tools

Mathworks biedt vanaf vandaag EDA Simulator Link 3.3 met FPGA-in-the-loop-mogelijkheden voor Xilinx‘ FPGA-ontwikkelbordjes. Met Fil kunnen ontwikkelaars hun ontwerp tegen hardwaresnelheden verifiëren, waarbij Simulink dient als proefopstelling op systeemniveau. Op FPGA gebaseerde verificatie biedt aanzienlijk hogere runtimesnelheden dan mogelijk is met HDL-simulatoren en vergroot het vertrouwen dat het algoritme echt zal werken. De extra functionaliteit kan overweg met zowel Spartan- als Virtex-FPGA‘s, maar ook kunnen HDL-implementaties van Matlab-code en Simulink-modellen worden geverifieerd via cosimulatie met Modelsim en Questa van Mentor Graphics en Incisive Enterprise Simulator van Cadence. Ook zijn TLM 2.0-componenten te genereren voor gebruik in de virtuele prototypeomgevingen van SystemC.