‘Het begrip paradigmaverschuiving wordt te veel gebruikt, maar hier gaat het wel op’, vindt Stanford-elektrotechnicus Philip Wong. Zijn gebrek aan bescheidenheid valt hem te vergeven, want zijn onderzoeksteam presenteerde afgelopen december op de IEDM in San Francisco een ic waarvoor maar liefst drie noviteiten moesten worden samengebracht om het te maken. Een: de chip telt vier lagen, twee voor logica en twee voor geheugen. Twee: de logica is gebaseerd op koolstofnanobuizen. En drie: het geheugen is van het type rram. Geen van deze aspecten is op zichzelf nieuw, maar samen geven ze een inkijkje in hoe de ic’s van de toekomst eruit zouden kunnen zien.
De Stanford-chip is ontworpen om een groot probleem aan te pakken: de inter- en intrachipcommunicatie, met name tussen processor en geheugen, vormt steeds vaker een bottleneck voor de prestaties van het systeem. Het gaat sneller als processor en geheugen op elkaar zijn gestapeld en met korte verbindingen aan elkaar zijn gekoppeld, maar dat is niet triviaal. Want hoe maak je zo’n ic-stapel? En waar moet hij zijn warmte kwijt?
De productieproblematiek adresseerden de Amerikanen door rram te gebruiken. Dit type geheugen is uitermate geschikt om te stapelen vanwege zijn eenvoudige structuur, die compatibel is met de vele verticale verbindingen die moeten worden geboord, en vanwege het feit dat het bij relatief lage temperaturen kan worden gemaakt. Dat is belangrijk om andere lagen niet te beschadigen.
This article is exclusively available to premium members of Bits&Chips. Already a premium member? Please log in. Not yet a premium member? Become one for just €20 for the first year and enjoy all the benefits.
