Samen met het Embedded Systems Institute heeft ASML de timingperformance van zijn waferstage onder de loep genomen. Tijdens het Esi-eindejaarssymposium op 8 december presenteerde Jeroen Voeten de resultaten van het Wings-project. Volgens de researchfellow van de Eindhovense kennisinstelling zijn er zestien verschillende verbeteringen geïdentificeerd in de regellus van de stage, die elk enkele microseconden aan tijdwinst opleveren.
De projectleden hebben de aan de TUE ontwikkelde Parallel Object-Oriented Specification Language (Poosl) gebruikt om het systeem te modelleren in toestanden en overgangen daartussen, die probabilistische en timinginformatie kunnen meekrijgen. Daarbij hebben ze de bestaande specificatie uiteengetrokken in een applicatiemodel voor het wat en een platformmodel voor het hoe. Het eerste bevat de vijftienhonderd concurrente processen in het systeem. Het tweede beschrijft de honderd componenten waar deze op draaien, zoals de processoren en de communicatiebussen. Een mapping beeldt de processen af op de bronnen. De verschillende onderdelen hebben gestandaardiseerde interfaces, zodat de configuratie eenvoudig is te wijzigen om de performance te optimaliseren.
Door de mapping te variëren en te kijken hoe dit de latency beïnvloedt, heeft Wings voor ASML in kaart gebracht welke ingrepen welke verbeteringen met zich meebrengen, tegen welke kosten en risico‘s. Aan de hand van de (uitvoerbare) modellen heeft het project ook de correctheid van het systeem geverifieerd. Verder zijn de modellen onder meer ingezet voor simulatie.
This article is exclusively available to premium members of Bits&Chips. Already a premium member? Please log in. Not yet a premium member? Become one for just €20 for the first year and enjoy all the benefits.
